APUNTES+Y+MANUALES

En esta página encontraras manuales sobre Xilinx y Quartus II, tambien apuntes y clases durante el desarrollo de la materia.

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[|manual verilog castellano](añadido por diego guio)

media type="youtube" key="RNlzvnlgqNE" width="355" height="328" align="right" clase sobre diseño maquinas de estado



Algunos ejemplos de realización Maquinas de estado en verilog y VHDL Ejemplo de vhdl para control vga

Video Tutorial clase Xilinx y Ciclone II media type="custom" key="8501496"

Maquina de estados en Verilog `timescale 1ns / 1ps



Company: //Engineer: YESID SANTAFE//

//Create Date: 15:16:43 04/01/2011// Design Name: //Module Name: dos// Project Name: //Target Devices:// Tool versions: //Description://

//Dependencies://

//Revision:// Revision 0.01 - File Created //Additional Comments://

//module dos(clk, reset, x, y);// //input clk;// //input reset;// //input x;// //output y;//

//parameter A = 2'b00;// //parameter BE=2'b01;// //parameter C = 2'b10;// //reg y;// //reg [2:1] state;// state variables reg [2:1] next_state; always@(posedge clk) if (reset) state <= A; else state <= next_state; always@(x or state) case (state) A:

//begin// //if (x) next_state <= BE;// //else next_state <= A;// //end// //BE://

//begin// //if (x)next_state <= C;// //else next_state <= A;// //end// //C:// //begin// //if (x) next_state <= C;// //else next_state <= A;// //end// default: next_state <=A endcase always@(state) case (state) A: y = 0; BE: y = 0; C: y = 1; endcase endmodule

/

//EJEMPLO MAQUINA ESTADOS VHDL///////

//Library ieee;// // use ieee.std_logic_1164.all; // // use ieee.std_logic_arith.all; // //Entity ejemplo is// // port( clock,s,reset: in std_logic; // // y: out std_logic_vector(1 downto 0)); // // end ejemplo; //

//Architecture mq1 of ejemplo is// //Type estados is (E0,E1,E2,E3);// // signal est: estados; // // Begin // //prox_estados: process(clock,reset)// // Begin // // if reset='0' then // // est<= E0; // // elsif (clock'event and clock='1') then //

//case est is// //when E0=> if s='1' then est<= E1;// // else est<= E3; // // end if; //

// when E1=> if s='1' then est<= E2; // // else est<= E0; // // end if; //

//when E2=> if s='1' then est<= E3;// // else est<= E1; // // end if; //

// when E3=> if s='1' then est<= E0; // // else est<= E2; // // end if; //

// end case; // // end if; // // end process; //

//salida: process(est)// // Begin // // case est is // //when E0=> y<="00";// // when E1=> y<="01"; // // when E2=> y<="10"; // // when E3=> y<="11"; //

//end case;// // end process; // // end mq1; // ///

Diseño de Cartas ASM



Diseño Jerarquico

INTRODUCCIÓN A ARQUITECTURA DE COMPUTADORES